为了提高FIR滤波器的运算速度和降低资源消耗，本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同，得到不同的最高数据输入速率。仿真结果表明，该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。
数字通信世界
2010年5期
