简介:DDR3SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的SoC系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。
简介:本文从电视制播信号流程出发,深入探讨了嵌入式高清制播系统架构设计,结合笔者多年制作与播出的实践经验,详细探讨了高清“嵌入式”制播系统的设计及其应用。
简介:一个分布式电源分配方案,以最大限度地提高系统的容量密集的小细胞网络。一种新的信号称为细胞间的信号干扰噪声比(isinr)以及其修改定义显示系统容量的代数性质。随着isinr的帮助下,我们要确定系统容量的局部单调性的一种简单方法。然后在每个子信道上的迭代,我们把小细胞进化的节点B(senbs)分成不同的亚群。对于第一个子集,总速率是凸的相对于功率域和功率优化分配。另一方面,第二子集,和速率是单调递减的,senbs会放弃这个迭代信道。采用迭代策略,提高系统容量。仿真结果表明,该方案可以实现更大的系统容量比传统的。该方案可以实现一种很有前途的硬件性能和信令开销。