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共 4 个结果

基于Verilog HDL的模型优化

作者：佚名
学科：自动化与计算机技术
创建时间：2019-07-10

简介：模型优化,优化后的模型如下所示,如下面的模型可以提取公共子表达式
标签：

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基于Verilog HDL的频率计的设计

简介：以Altera公司CycloneIV系列EP4CE15F17C8N器件为核心,制作了一个宽带高频小信号频率计。该系统将正弦信号通过硬件电路整形、放大、滤波后,用VerilogHDL实现分频、门控、计数、锁存、译码显示等设计,进行数据读取、运算和显示,正弦信号频率范围为1Hz-10MHz,有效值电压范围为50mV-1V,测量相对误差的绝对值不大于10-4。
标签：频率计 FPGA VERILOG HDL

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Verilog HDL下简易电子钟设计分析

作者：王颢澎
学科：
创建时间：2023-07-22
出处：《中国科技信息》 2023年第7期
机构：120103198701296712

简介：【摘要】Verilog HDL方法背景下，展开建议电子钟设计，不仅可以显示时间，可以精准的完成时间校对，设置闹铃等功能，并且与传统始终相比，减少设计期间很多不必要麻烦，避免出现线路布局问题。对此，本文首先对简易电子钟设计要求以及原理进行阐述，其次分析了各个模块功能实现；最后提出了Verilog HDL下简易电子钟设计相关展望，希望通过本文，能够为相关人员的研究工作提供参考资料。
标签： Verilog HDL 简易电子钟设计

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将C算法转换为Verilog HDL实现的一种改进方法

作者：贺敬凯
学科：文化科学 > 高等教育学
创建时间：2014-03-13
出处：《深圳信息职业技术学院学报》 2014年第3期

简介：本文在分析软件算法和硬件实现的不同特点的基础上，结合C语言算法和HDL硬件实现的特点，提出了将C算法转换为HDL实现的一种改进方法。通过求最大公因数的例子，说明了改进前后的方法在资源利用和最大工作频率方面的差距并不是很明显，但改进后的方法比改进前的方法简洁实用，易于理解和操作。本文提出的改进方法优势明显，具有更广泛的应用前景，对于一般C语言算法的硬件实现具有适用性和指导意义。
标签：算法 HDL 硬件实现循环结构选择结构顺序结构

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