简介：布局是EDA流程中至关重要的环节,布局质量的好坏直接影响了其后的布线过程,乃至布线完成后整个电路的性能。传统的FPGA布局中以CLB为最小单元,一旦打包完成,CLB中的配置不再改变。实现了BLE级的FPGA布局,并把布局结果转换为XDL格式文件,使用Xilinx工具验证其正确性。
BLE级FPGA布局实现及验证
